Welcome![Sign In][Sign Up]
Location:
Search - verilog 128

Search list

[Compress-Decompress algrithmsH.265_X86_DEMO

Description: ZPAV(小名H265),凝集 形态,分形,模糊,小波,数字图象处理学 等数学精华, 我 感受到了她的威猛的能量,听到了她的呐喊!她如春雷, 震撼着 单薄数学(DCT+ME+HUFFMAN等)的MPEGxx和H26xx的古老统治! ZPAV (H.265) 基本算法 :V0,V6 用了 二维小波;V8 用了 三维小波;V9 用了 四维小波; P帧(ME) 使用了 小波域运动估计;声音(A0,A6,A8,A9), 运动矢量(MV) 使用了 广义小波。 ZPAV (H.265) 基本指标 :测试版平均MIPS为50M;D1<704*576>;25帧/秒; 通话场景约50 Kbits/秒;影视场景约100 Kbits/秒;B帧间距为2,4帧;前背景压缩比为1:2 。 声音约 4 ~~~ 128 Kbits/秒。 ZPAV (H.265) 实现语言 :C, MASM(MMX(X86)),DSP_ASM(DM64XX(TI),pnxNNNN(PHILIPS)), verilog(在开发中) 。
Platform: | Size: 2714774 | Author: 彭珍 | Hits:

[BooksVerilog教程

Description: 目 录 译者序 前言 第1章 简介 1 1.1 什么是Verilog HDL? 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 15 3.5 编译指令 15 3.5.1 `define和`undef 15 3.5.2 `ifdef、`else 和`endif 16 3.5.3 `default_nettype 16 3.5.4 `include 16 3.5.5 `resetall 16 3.5.6 `timescale 16 3.5.7 `unconnected_drive和 `nounconnected_drive 18 3.5.8 `celldefine 和 `endcelldefine 18 3.6 值集合 18 3.6.1 整型数 18 3.6.2 实数 19 3.6.3 字符串 20 3.7 数据类型 20 3.7.1 线网类型 20 3.7.2 未说明的线网 23 3.7.3 向量和标量线网 23 3.7.4 寄存器类型 23 3.8 参数 26 第4章 表达式 28 4.1 操作数 28 4.1.1 常数 28 4.1.2 参数 29 4.1.3 线网 29 4.1.4 寄存器 29 4.1.5 位选择 29 4.1.6 部分选择 29 4.1.7 存储器单元 30 4.1.8 函数调用 30 4.2 操作符 30 4.2.1 算术操作符 31 4.2.2 关系操作符 33 4.2.3 相等关系操作符 33 4.2.4 逻辑操作符 34 4.2.5 按位操作符 35 4.2.6 归约操作符 36 4.2.7 移位操作符 36 4.2.8 条件操作符 37 4.2.9 连接和复制操作 37 4.3 表达式种类 38 第5章 门电平模型化 39 5.1 内置基本门 39 5.2 多输入门 39 5.3 多输出门 41 5.4 三态门 41 5.5 上拉、下拉电阻 42 5.6 MOS开关 42 5.7 双向开关 44 5.8 门时延 44 5.9 实例数组 45 5.10 隐式线网 45 5.11 简单示例 46 5.12 2-4解码器举例 46 5.13 主从触发器举例 47 5.14 奇偶电路 47 第6章 用户定义的原语 49 6.1 UDP的定义 49 6.2 组合电路UDP 49 6.3 时序电路UDP 50 6.3.1 初始化状态寄存器 50 6.3.2 电平触发的时序电路UDP 50 6.3.3 边沿触发的时序电路UDP 51 6.3.4 边沿触发和电平触发的混合行为 51 6.4 另一实例 52 6.5 表项汇总 52 第7章 数据流模型化 54 7.1 连续赋值语句 54 7.2 举例 55 7.3 线网说明赋值 55 7.4 时延 55 7.5 线网时延 57 7.6 举例 57 7.6.1 主从触发器 57 7.6.2 数值比较器 58 第8章 行为建模 59 8.1 过程结构 59 8.1.1 initial 语句 59 8.1.2 always语句 61 8.1.3 两类语句在模块中的使用 62 8.2 时序控制 63 8.2.1 时延控制 63 8.2.2 事件控制 64 8.3 语句块 65 8.3.1 顺序语句块 66 8.3.2 并行语句块 67 8.4 过程性赋值 68 8.4.1 语句内部时延 69 8.4.2 阻塞性过程赋值 70 8.4.3 非阻塞性过程赋值 71 8.4.4 连续赋值与过程赋值的比较 72 8.5 if 语句 73 8.6 case语句 74 8.7 循环语句 76 8.7.1 forever 循环语句 76 8.7.2 repeat 循环语句 76 8.7.3 while 循环语句 77 8.7.4 for 循环语句 77 8.8 过程性连续赋值 78 8.8.1 赋值—重新赋值 78 8.8.2 force与release 79 8.9 握手协议实例 80 第9章 结构建模 83 9.1 模块 83 9.2 端口 83 9.3 模块实例语句 83 9.3.1 悬空端口 84 9.3.2 不同的端口长度 85 9.3.3 模块参数值 85 9.4 外部端口 87 9.5 举例 89 第10章 其他论题 91 10.1 任务 91 10.1.1 任务定义 91 10.1.2 任务调用 92 10.2 函数 93 10.2.1 函数说明部分 93 10.2.2 函数调用 94 10.3 系统任务和系统函数 95 10.3.1 显示任务 95 10.3.2 文件输入/输出任务 97 10.3.3 时间标度任务 99 10.3.4 模拟控制任务 99 10.3.5 定时校验任务 100 10.3.6 模拟时间函数 101 10.3.7 变换函数 102 10.3.8 概率分布函数 102 10.4 禁止语句 103 10.5 命名事件 104 10.6 结构描述方式和行为描述方式的 混合使用 106 10.7 层次路径名 107 10.8 共享任务和函数 108 10.9 值变转储文件 110 10.9.1 举例 111 10.9.2 VCD文件格式 112 10.10 指定程序块 113 10.11 强度 114 10.11.1 驱动强度 114 10.11.2 电荷强度 115 10.12 竞争状态 116 第11章 验证 118 11.1 编写测试验证程序 118 11.2 波形产生 118 11.2.1 值序列 118 11.2.2 重复模式 119 11.3 测试验证程序实例 123 11.3.1 解码器 123 11.3.2 触发器 124 11.4 从文本文件中读取向量 126 11.5 向文本文件中写入向量 127 11.6 其他实例 128 11.6.1 时钟分频器 128 11.6.2 阶乘设计 130 11.6.3 时序检测器 132 第12章 建模实例 136 12.1 简单元件建模 136 12.2 建模的不同方式 138 12.3 时延建模 139 12.4 条件操作建模 141 12.5 同步时序逻辑建模 142 12.6 通用移位寄存器 145 12.7 状态机建模 145 12.8 交互状态机 147 12.9 Moore有限状态机建模 150 12.10 Mealy型有限状态机建模 151 12.11 简化的21点程序 153 附录 语法参考 157 参考文献 172
Platform: | Size: 4169233 | Author: mayzhao | Hits:

[VHDL-FPGA-Veriloglcd4quartus

Description: 128×64单色点阵LCD的quartus工程文件-128 x 64 monochrome dot-matrix LCD quartus works documents
Platform: | Size: 703488 | Author: HYP | Hits:

[SCM12864zongxian

Description: 单片机与FPGA控制128*64液晶显示程序,用总线方式控制
Platform: | Size: 3072 | Author: zhouding | Hits:

[VHDL-FPGA-Verilogip_fft128

Description: 128点fft的IP核vhdl源代码,另有其控制代码。-128 point fft s IP core VHDL source code, while its control code.
Platform: | Size: 7168 | Author: 戈立军 | Hits:

[VHDL-FPGA-Veriloglcd12864

Description: LCD12864 在Spartan-3E实现教程和代码-LCD12864 in the Spartan-3E achieve tutorials and code
Platform: | Size: 1004544 | Author: hushengquan | Hits:

[VHDL-FPGA-VerilogSDRAM

Description: verilog 128位 突发4. sdr fpga控制器-verilog 128 bit unexpected 4. sdr fpga controller
Platform: | Size: 119808 | Author: pudnrtest | Hits:

[Crack Hackaes_thesis_v1.0

Description: AES VERILOG CODE 128 192 32DES比較-AES VERILOG CODE 128 192 32DES Comparison
Platform: | Size: 386048 | Author: 蕭嵎之 | Hits:

[Crack HackAES_verilog

Description: AES 128bit数据,128bit密钥加解密的verilog语言实现-AES 128bit data, 128bit key encryption and decryption of the verilog language implementation
Platform: | Size: 79872 | Author: 刘蕊丽 | Hits:

[VHDL-FPGA-VerilogFPGA_Verilog_LCD_12864

Description: 使用Verilog HDL语言编写的驱动LCD12864的时序,可以直接用FPGA/CPLD驱动LCD12864了。-Using Verilog HDL language driver LCD12864 timing, can be directly used FPGA/CPLD driver LCD12864 the.
Platform: | Size: 542720 | Author: zhouming | Hits:

[assembly languagefft

Description: vhdl code and verilog code for an 128 point fft processor which has to be executed in xlinx software as needed for course project
Platform: | Size: 364544 | Author: tejaswini | Hits:

[VHDL-FPGA-Verilogaes

Description: verilog实现的AES-128加解密程序,FPGA验证通过-verilog implementation of AES-128 encryption and decryption process, FPGA verification through
Platform: | Size: 7168 | Author: xie | Hits:

[VHDL-FPGA-VerilogLCD12864VERILOG

Description: 12864lcd点阵显示,已编译成功,verilog语言编写,亲测可用。-12864lcd dot matrix display, has been compiled successfully, verilog language, pro-test is available.
Platform: | Size: 710656 | Author: hdz | Hits:

[VHDL-FPGA-Veriloglcd

Description: 128 64 LCD驱动,带有中文字库和图形处理。-128 64 LCD driver with Chinese font and graphics.
Platform: | Size: 303104 | Author: 王重阳 | Hits:

[Crack HackAES-GF(2^4)^2 for sbox

Description: AES加解密程序,128bit数据位宽,其中sbox和混合列运算在复合域GF(2^4)^2上完成(An AES encryption and decryption program with 128 bits datawidth, which used GF(2^4)^2 for sbox and mixcolumn.)
Platform: | Size: 17408 | Author: 酱瓶 | Hits:

[hardware design计数器

Description: 简单的硬件描述语言verilog语言描述的128进制计数器。(Simple hardware description Language Verilog language described 128 binary counter.)
Platform: | Size: 1024 | Author: 李鹏飞QQGGJJJ | Hits:

[Other128点FFT

Description: 128点基8的快速傅里叶变换的verilog代码(Verilog code of fast Fourier transform based on 128 point base 8)
Platform: | Size: 231424 | Author: helimpopo | Hits:

[VHDL-FPGA-Verilogaes128-hdl-master

Description: Verilog AES hdl key 128 bit code and decode
Platform: | Size: 856064 | Author: Nguyen Nam | Hits:

[VHDL-FPGA-Verilogaes_128pprm3

Description: 基于PPRM3S盒的128位AES密码算法Verilog代码(Verilog code for 128 bit AES cipher based on PPRM3S box)
Platform: | Size: 15360 | Author: 青龙山梁朝伟 | Hits:

[VHDL-FPGA-Verilog128点 基8 FFT

Description: 使用Verilog语言对128点 基8FFT的实现(Implementation of 128-point basis 8FFT)
Platform: | Size: 241664 | Author: 用心的小白 | Hits:
« 12 »

CodeBus www.codebus.net